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    自己编写处理器-Verilog设计实现MU0处理器

    2021年1月12日 /

    MU0是一个基础的16位单流水线通用可编程处理器,具有16位的数据总线和12位地址总线。本篇主要使用Verilog的行为描述方法编程实现MU0的设计,主要包含Control和Datapath两部分,两个主要模块相互配合实…

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  • 底层原理,  技术人生

    Verilog实现FSM有限状态机

    2020年11月16日 /

    本文使用Verilog搭建一个基础的FSM有限状态机。该FSM仅包含控制模块,无数据链路。 程序要求: 输入:h,reset信号,时钟信号 输出:q FSM状态转换示意图: 该状态机将在接收到连续的3个h信号“1,0,1…

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  • 底层原理,  技术人生

    Verilog组合设计:ALU算术逻辑单元

    2020年11月8日 /

    本文使用Verilog实现一个简单的16位算术逻辑单元ALU的组合设计,并完成相应的测试工作。

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  • 底层原理,  技术人生

    使用Verilog搭建16位二进制加法器

    2020年10月25日 /

    本文首先分析并使用Verilog硬件描述语言设计实现1位全加器,再在此基础上逐层搭建4位,16位加法器并分析最大时延问题。

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我是RyanXin,坐标江苏,本科生一枚,目前就读于曼彻斯特大学,方向AI。热爱滑雪、Python、科技,以及各种酷炫的计算机技术。

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